Kit de iniciación FPGA Arria V GX de Altera

El kit de inicio Altera Arria® V GX FPGA incluye todo el hardware y software que necesita para desarrollar aplicaciones FPGA de coste limitado inmediatamente. Dispone de una interfaz multimedia de alta definición (HDMI) y conectores de interfaz digital de serie (SDI).

FPGA
Arria V GX 5AGXFB3H4F35C5N
Controlador del sistema: dispositivo MAX V 5M2210ZF256C4N
Interfaz gráfica de usuario de control de potencia
Convertidor analógico a digital (ADC) con ocho canales
Carril de alimentación no aislado
Modo FPP (Fast Passive Parallel) x16 mediante PFL (Parallel Flash Loader)
Registradores de control y estado
USB-Blaster II integrado: dispositivo MAX II EPM570GM100C4N
HDMI 1.3 TX
4 x XCVR, 2,7 Gbps (máx. por registro de desplazamiento controlado por tensión) y conector Tx HDMI de reloj Tx de 270 MHz
Registro de desplazamiento controlado por tensión HDMI de STMicroelectronics STHDLS101T
Registro de desplazamiento controlado por tensión XCVR PCML 1,5 V <-> Nivel TMDS
DDC y HPD <-> Nivel conforme con HDMI
Canal de datos hasta 2,7 Gbps; conforme con HDMI 1.3
Canal de reloj hasta 270 MHz; suficiente para admitir velocidad de datos de 2,7 Gbps
Especificación HDMI: periodo de reloj = 10x de UI
SDI 3G
Bucle Tx/Rx XCVR
2 conectores SMB (cable no incluido en el kit)
Hasta 2,97 Gbps
Utiliza controlador/receptor National Semiconductor LMH0384SQ/LMH0303SQx
Requiere 148,5 MHz y 148,35 MHz a XCVR para admitir el estándar US y UE respectivamente
Utilice VCXO para ajustar y bloquear la frecuencia CDR recuperada
HSMC
8 XCVR hasta 6,375 Gbps
No conforme con asignación de contactos HIP de PCI Express (PCIe)
4 CMOS
Interfaz diferencial de 8 Tx y 9 Rx usando canales Tx/Rx dedicados
2 entradas de reloj LVDS (señalización diferencial de baja tensión)
2 salidas de reloj diferencial
Bus I2C
JTAG
Corriente mínima: 2 A a 3,3 V, 1 A a 12 V
Dominio de reloj dedicado de generador de reloj Si 5338 para xcvr refclk
Bucle HSMC con GUI BTS
SMA
Canal Tx/Rx XCVR
Entrada de reloj LVPECL
Salida de reloj LVPECL
Dominio de reloj dedicado de generador de reloj Si 5338 para xcvr refclk
DDR3 SDRAM
Micron MT41J64M16LA-15E DDR3 SDRAM 8M x 16 x 8
Dos dispositivos: 2 x 16 de ancho = x32
GUI BTS DDR3 SDRAM usando Uniphy y controlador II de altas prestaciones (HP)
SSRAM
512 K x 36, 18 Mb ISSI IS61VPS51236A
Dirección compartida o datos con Flash
E/S de usuario
Display LCD de caracteres
4 interruptores DIP
3 botones pulsadores
4 indicadores LED
Configuración
Modo FPP x16
Flash doble 512 Mbit Numonyx PC28F512P30BF (52 MHz fMAX)
Conector JTAG
USB Blaster II integrado
Microcontrolador Cypress CY7C68013A como USB PHY 2.0
Dispositivo MAX II
Ethernet
10/100/1000 Base-T
Conector RJ-45, LED integrado para estado de conexión
Marvell Ethernet PHY 88E1111
Requiere reloj de 50 MHz de CLKIN

Placas auxiliares de terminal de depuración y bucle, cable USB, cable de vídeo SMB de 75 Ω, cable Ethernet, licencia para el kit de desarrollo DKE del software Quartus II (plataforma Windows únicamente).

Un FPGA es un dispositivo semiconductor compuesto de una matriz de bloques lógicos configurables (CLB) conectados mediante interconexiones programables. El usuario determina estas interconexiones mediante programación SRAM. Un CLB puede ser simple (puertas Y, O, etc) o complejo (un bloque de RAM). FPGA permite realizar cambios en un diseño incluso después de haber soldado el dispositivo en un PCB.