Circuito integrado biestable, CI biestable, 74LVC74APW,118, 74LVC, Biestable tipo D TSSOP 14 pines Dual
- Código RS:
- 170-5415
- Nº ref. fabric.:
- 74LVC74APW,118
- Fabricante:
- Nexperia
2650 Disponible para entrega en 4 día(s) laborable(s).
Precio unitario (Suministrado en múltiplos de 50)
0,326 €
(exc. IVA)
0,394 €
(inc.IVA)
Unidades | Por unidad | Por Pack* |
---|---|---|
50 - 100 | 0,326 € | 16,30 € |
150 - 250 | 0,165 € | 8,25 € |
300 - 550 | 0,161 € | 8,05 € |
600 - 1200 | 0,157 € | 7,85 € |
1250 + | 0,153 € | 7,65 € |
*precio indicativo
- Código RS:
- 170-5415
- Nº ref. fabric.:
- 74LVC74APW,118
- Fabricante:
- Nexperia
Documentación Técnica
Legislación y Conformidad
- COO (País de Origen):
- CN
Datos del Producto
El modelo 74LVC74A es un biestable tipo D de disparo de borde doble con entradas de datos (nD) individuales, entradas de reloj (nCP), entradas de ajuste (nSD) y (nRD) y salidas nQ y nQ complementarias. El ajuste y restablecimiento son entradas BAJAS activas asíncronas y funcionan independientemente de la entrada de reloj. La información sobre la entrada de datos se transfiere a la salida nQ en la transición BAJA a ALTA del impulso de reloj. Las entradas nD deben ser estable un tiempo de configuración antes de la transición de reloj BAJA a ALTA, para un funcionamiento predecible.
Aplicaciones mixtas, 5 V y 3,3 V
Integridad de señal mejorada con resistencias de terminación integradas
Inmunidad de ruido alto
Distribución de contactos fluida para facilitar el diseño
Amplio rango de tensión de entrada
Retardo de propagación baja
Opciones de entrada tolerantes a sobretensión
Opciones de resistencia de terminación de fuente integrada
Opciones de retención de bus
División de frecuencia
Retardos controlados
Interfaz entre sistemas asíncronos y síncronos
Integridad de señal mejorada con resistencias de terminación integradas
Inmunidad de ruido alto
Distribución de contactos fluida para facilitar el diseño
Amplio rango de tensión de entrada
Retardo de propagación baja
Opciones de entrada tolerantes a sobretensión
Opciones de resistencia de terminación de fuente integrada
Opciones de retención de bus
División de frecuencia
Retardos controlados
Interfaz entre sistemas asíncronos y síncronos
Especificaciones
Atributo | Valor |
---|---|
Familia Lógica | 74LVC |
Función Lógica | Tipo D |
Tipo de Entrada | Terminación Única |
Tipo de Salida | Biestable tipo D |
Tipo de Señal de Salida | Diferencial |
Tipo de Disparo | Borde positivo |
Polaridad | Inversión |
Tipo de Montaje | Montaje superficial |
Tipo de Encapsulado | TSSOP |
Conteo de Pines | 14 |
Set/Reset | Sí |
Número de Elementos por Chip | 2 |
Tipo de Retardo de Propagación Máxima @ CL Máximo | 15 ns @ 50 pF |
Tensión de Alimentación Máxima de Funcionamiento | 3,6 V |
Dimensiones | 5.1 x 4.5 x 0.95mm |
Temperatura de Funcionamiento Mínima | -40 °C |
Longitud | 5.1mm |
Condición de Prueba de Retardo de Propagación | 50pF |
Temperatura Máxima de Funcionamiento | +125 °C |
Altura | 0.95mm |
Ancho | 4.5mm |
Tensión de Alimentación de Funcionamiento Mínima | 1,65 V |
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