Búfer LVDS, 9DB102BGILF, Dual, TTL, Búfer, TSSOP, 20-Pines

El búfer de retardo cero Renesas Electronics 9DB102 admite requisitos de reloj PCI Express. El 9DB102 se acciona mediante un par de salida SRC diferencial de un generador de reloj principal compatible con IDT CK409/CK410 como el 952601 o 954101. Atenúa la fluctuación en el reloj de entrada y tiene un ancho de banda PLL seleccionable para maximizar el rendimiento en sistemas con o sin reloj de amplio espectro.

2 - pares de salida diferencial HCSL de 0,7 V.
Fluctuación de fase: PCIe Gen2 < 3,1 ps rms
Fluctuación de fase: PCIe Peak < to Peak Gen1
Admite modo de búfer de retardo cero y modo de fanout
Programación de ancho de banda disponible
Funcionamiento a 33-110 MHz en modo PLL
Funcionamiento a 10-110 MHz en modo de derivación