Búfer de reloj PLL CY23EP05SXI-1H, SOIC, 8-pin

La versión -1H funciona con frecuencias de hasta 220 (200) MHz a 3,3 V (2,5 V) y tiene un accionamiento superior al de los dispositivos -1. Todas las piezas tienen PLL en chip que se bloquean en un reloj de entrada en el contacto Ref. La retroalimentación de bucle de enganche de fase (PLL) está en chip y se obtiene de la almohadilla CLKOUT. Hay dos bancos de cuatro salidas cada uno, que se pueden controlar mediante las entradas Select. Si no se necesitan todos los relojes de salida, el banco B puede tener tres puntos. Las entradas SELECT también permiten aplicar el reloj de entrada directamente a las salidas para pruebas de chip y sistema. El PLL entra en modo de apagado cuando no hay bordes ascendentes en la entrada Ref (menos de ∼2 MHz). En este estado, las salidas son de tres Estados y el PLL está desactivado, lo que da como resultado menos de 25 μA de consumo de corriente. En el caso especial cuando S2:S1 es 1:0, el PLL se omite y Ref se envía desde DC a la frecuencia máxima permitida. La pieza se comporta como un búfer de retardo distinto de cero en este modo, y las salidas no se indican tres.