Nexperia Circuito integrado biestable, CI biestable 74LVC Tipo D TSSOP 20 pines 1

Código RS:: 170-4863
Nº ref. fabric.:: 74LVC273PW,118
Fabricante:: Nexperia

Nexperia Circuito integrado biestable, CI biestable 74LVC Tipo D TSSOP 20 pines 1

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Código RS:: 170-4863
Nº ref. fabric.:: 74LVC273PW,118
Fabricante:: Nexperia

Especificaciones

Documentación Técnica

Legislación y Conformidad

Datos del Producto

Encuentra productos similares seleccionando uno o varios atributos.

Seleccionar todo	Atributo	Valor
	Marca	Nexperia
	Familia lógica	74LVC
	Tipo de producto	Circuito integrado biestable, CI biestable
	Tipo de entrada	Terminación Única
	Tipo de salida	Tipo D
	Frecuencia de Reloj	150MHZ
	Polaridad	No Inversión
	Tipo de montaje	Superficie
	Tensión de alimentación mínima	1.65V
	Encapsulado	TSSOP
	Número de pines	20
	Tensión de alimentación máxima	3.6V
	Tipo de flip-flop	Biestable D
	Temperatura de Funcionamiento Mínima	-40°C
	Tiempo de retardo de propagación máximo CL	10.5ns
	Tipo de disparo	Borde positivo
	Número de elementos por chip	1
	Temperatura de funcionamiento máxima	125°C
	Certificaciones y estándares	No
	Longitud	6.6mm
	Altura	950μm
	Estándar de automoción	No

	Seleccionar todo
	Marca Nexperia
	Familia lógica 74LVC
	Tipo de producto Circuito integrado biestable, CI biestable
	Tipo de entrada Terminación Única
	Tipo de salida Tipo D
	Frecuencia de Reloj 150MHZ
	Polaridad No Inversión
	Tipo de montaje Superficie
	Tensión de alimentación mínima 1.65V
	Encapsulado TSSOP
	Número de pines 20
	Tensión de alimentación máxima 3.6V
	Tipo de flip-flop Biestable D
	Temperatura de Funcionamiento Mínima -40°C
	Tiempo de retardo de propagación máximo CL 10.5ns
	Tipo de disparo Borde positivo
	Número de elementos por chip 1
	Temperatura de funcionamiento máxima 125°C
	Certificaciones y estándares No
	Longitud 6.6mm
	Altura 950μm
	Estándar de automoción No

COO (País de Origen):: CN

El 74LVC273 tiene ocho biestables tipo D de disparo de borde con entradas Dn y salidas Qn individuales. Las entradas de reloj común (CP) y restablecimiento principal (MR) cargan y restablecen (eliminan) todos los biestables simultáneamente. El estado de cada entrada Dn, un tiempo de configuración antes de la transición de reloj BAJO a ALTO, se transfiere a la salida correspondiente (Qn) del biestable. Todas las salidas se forzarán BAJAS independientemente de las entradas de reloj o datos con un nivel de tensión BAJA en la entrada MR.

Aplicaciones mixtas, 5 V y 3,3 V

Integridad de señal mejorada con resistencias de terminación integradas

Inmunidad de ruido alto

Distribución de contactos fluida para facilitar el diseño

Amplio rango de tensión de entrada

Retardo de propagación baja

Opciones de entrada tolerantes a sobretensión

Opciones de resistencia de terminación de fuente integrada

Opciones de retención de bus

División de frecuencia

Retardos controlados

Interfaz entre sistemas asíncronos y síncronos

Nexperia Circuito integrado biestable, CI biestable 74LVC Tipo D TSSOP 20 pines 1

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