Memoria DDR2 SDRAM W9751G6KB-25/TRAY, 512Mbit, 800MHZ, Montaje superficial, WBGA, 84 pines DDR2
- Código RS:
- 171-2248
- Nº ref. fabric.:
- W9751G6KB-25/TRAY
- Fabricante:
- Winbond
No disponible
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- Código RS:
- 171-2248
- Nº ref. fabric.:
- W9751G6KB-25/TRAY
- Fabricante:
- Winbond
Especificaciones
Documentación Técnica
Legislación y Conformidad
Datos del Producto
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Seleccionar todo | Atributo | Valor |
|---|---|---|
| Marca | Winbond | |
| Tamaño de la Memoria | 512Mbit | |
| Clase SDRAM | DDR2 | |
| Organización | 32 M x 16 bits | |
| Transmisión de Datos | 800MHZ | |
| Ancho del Bus de Datos | 16bit | |
| Ancho del Bus de Direcciones | 32bit | |
| Número de Bits de Palabra | 16M | |
| Número de Palabras | 32M | |
| Tipo de Montaje | Montaje superficial | |
| Tipo de Encapsulado | WBGA | |
| Conteo de Pines | 84 | |
| Dimensiones | 8.1 x 12.6 x 0.8mm | |
| Altura | 0.8mm | |
| Longitud | 8.1mm | |
| Temperatura Máxima de Funcionamiento | +85 °C | |
| Tensión de Alimentación de Funcionamiento Mínima | 1,7 V | |
| Temperatura de Funcionamiento Mínima | 0 °C | |
| Ancho | 12.6mm | |
| Tensión de Alimentación Máxima de Funcionamiento | 1,9 V | |
| Seleccionar todo | ||
|---|---|---|
Marca Winbond | ||
Tamaño de la Memoria 512Mbit | ||
Clase SDRAM DDR2 | ||
Organización 32 M x 16 bits | ||
Transmisión de Datos 800MHZ | ||
Ancho del Bus de Datos 16bit | ||
Ancho del Bus de Direcciones 32bit | ||
Número de Bits de Palabra 16M | ||
Número de Palabras 32M | ||
Tipo de Montaje Montaje superficial | ||
Tipo de Encapsulado WBGA | ||
Conteo de Pines 84 | ||
Dimensiones 8.1 x 12.6 x 0.8mm | ||
Altura 0.8mm | ||
Longitud 8.1mm | ||
Temperatura Máxima de Funcionamiento +85 °C | ||
Tensión de Alimentación de Funcionamiento Mínima 1,7 V | ||
Temperatura de Funcionamiento Mínima 0 °C | ||
Ancho 12.6mm | ||
Tensión de Alimentación Máxima de Funcionamiento 1,9 V | ||
El W9751G6KB es una SDRAM DDR2 de 512M bits con una velocidad de -18, 18I, -25, 25L, 25I y -3
Arquitectura de doble velocidad de datos: dos transferencias de datos por ciclo de reloj
Latencia CAS: 3, 4, 5, 6 y 7
Longitud de ráfaga: 4 y 8
Las señales intermitentes de datos diferenciales (DQS y /DQS) bidireccionales se transmiten o reciben con datos.
Alineación de borde y centro y datos de lectura alineados con datos de escritura
El DLL alinea las transiciones DQ y DQS con el reloj
Entradas de reloj diferencial (CLK y /CLK)
Máscaras de datos (DM) para escribir datos
Ajuste de impedancia de controlador de chip de desconexión (OCD) y terminación en matriz (ODT) para mejor calidad de señal
Funcionamiento precarga automático para ráfagas de lectura y escritura
Actualización automática y modos de actualización automática
Desconexión con precarga y desconexión activa
Latencia CAS: 3, 4, 5, 6 y 7
Longitud de ráfaga: 4 y 8
Las señales intermitentes de datos diferenciales (DQS y /DQS) bidireccionales se transmiten o reciben con datos.
Alineación de borde y centro y datos de lectura alineados con datos de escritura
El DLL alinea las transiciones DQ y DQS con el reloj
Entradas de reloj diferencial (CLK y /CLK)
Máscaras de datos (DM) para escribir datos
Ajuste de impedancia de controlador de chip de desconexión (OCD) y terminación en matriz (ODT) para mejor calidad de señal
Funcionamiento precarga automático para ráfagas de lectura y escritura
Actualización automática y modos de actualización automática
Desconexión con precarga y desconexión activa