Búfer CY2305SXI-1, SOIC, 8-pin

El búfer de retardo cero de Infineon está diseñado para distribuir relojes de alta velocidad. Acepta una entrada de referencia y ejecuta cinco relojes de baja desviación. Todas las piezas tienen PLL en chip que se bloquean a un reloj de entrada en el contacto REF. La retroalimentación PLL está en el chip y se obtiene de la almohadilla CLKOUT. Estos dispositivos de búfer pueden aceptar el mismo reloj de entrada y distribuirlo. En este caso, se garantiza que la desviación entre las salidas de dos dispositivos sea inferior a 700 ps.

Jitter típico de ciclo a ciclo de 60 ps
Retardo de propagación de salida de entrada cero
Modo de prueba para evitar el bucle de bloqueo de fase
Compatible con sistemas basados en Pentium