STMicroelectronics Microprocesador STM32MP231DAJ3 STM32MP23xA/D ARM Cortex A35, ARM Cortex M33 16 bit 64 bits, ARM V8-M,
- Código RS:
- 482-983
- Nº ref. fabric.:
- STM32MP231DAJ3
- Fabricante:
- STMicroelectronics
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- Código RS:
- 482-983
- Nº ref. fabric.:
- STM32MP231DAJ3
- Fabricante:
- STMicroelectronics
Especificaciones
Documentación Técnica
Legislación y Conformidad
Datos del Producto
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Seleccionar todo | Atributo | Valor |
|---|---|---|
| Tipo de producto | Microprocesador | |
| Serie | STM32MP23xA/D | |
| Núcleo del dispositivo | ARM Cortex A35, ARM Cortex M33 | |
| Ancho del bus de datos | 16bit | |
| Arquitectura del juego de instrucciones | 64 bits, ARM V8-M, ARM Cortex | |
| Frecuencia del reloj máxima | 1.5GHz | |
| Tipo de interfaz | SPI, USART, UART, SAI, SPDIF, USB, SDM, I2C, FMC, MIPI-DSI, LVDS, CAN, DDR4, LPDDR4, DDR3L, Ethernet | |
| Encapsulado | TFBGA361 | |
| Tensión de alimentación mínima | 1.71V | |
| Número de pines | 361 | |
| Tensión de alimentación máxima | 3.6V | |
| Certificaciones y estándares | JEDEC | |
| Número de núcleos | 2 | |
| Estándar de automoción | No | |
| Seleccionar todo | ||
|---|---|---|
Tipo de producto Microprocesador | ||
Serie STM32MP23xA/D | ||
Núcleo del dispositivo ARM Cortex A35, ARM Cortex M33 | ||
Ancho del bus de datos 16bit | ||
Arquitectura del juego de instrucciones 64 bits, ARM V8-M, ARM Cortex | ||
Frecuencia del reloj máxima 1.5GHz | ||
Tipo de interfaz SPI, USART, UART, SAI, SPDIF, USB, SDM, I2C, FMC, MIPI-DSI, LVDS, CAN, DDR4, LPDDR4, DDR3L, Ethernet | ||
Encapsulado TFBGA361 | ||
Tensión de alimentación mínima 1.71V | ||
Número de pines 361 | ||
Tensión de alimentación máxima 3.6V | ||
Certificaciones y estándares JEDEC | ||
Número de núcleos 2 | ||
Estándar de automoción No | ||
- COO (País de Origen):
- TW
Los dispositivos MPU con Arm Cortex-A35 de STMicroelectronics se basan en el núcleo RISC de 64 bits Arm Cortex-A35 de uno o dos núcleos de alto rendimiento que funciona a una frecuencia de hasta 1,5 GHz. El procesador Cortex-A35 incluye una caché de instrucciones L1 de 32 Kb para cada CPU, una caché de datos L1 de 32 Kb para cada CPU y una caché L2 de 512 Kb. El procesador Cortex-A35 utiliza un pipeline de orden interno de 8 etapas altamente eficiente que se ha optimizado ampliamente para ofrecer todas las funciones de Armv8-A al tiempo que se maximiza la eficiencia energética y de área.
Cuatro I2C
Tres I3C
Cuatro USART y tres UART
Una UART de bajo consumo
Bajo consumo
Gestión del reloj
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