Alliance Memory SDRAM AS4C32M16D3L-12BINTR, 512 MB, Superficie, Bola FBGA-96 16 bit, 96 pines
- Código RS:
- 425-141
- Nº ref. fabric.:
- AS4C32M16D3L-12BINTR
- Fabricante:
- Alliance Memory
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- Código RS:
- 425-141
- Nº ref. fabric.:
- AS4C32M16D3L-12BINTR
- Fabricante:
- Alliance Memory
Especificaciones
Documentación Técnica
Legislación y Conformidad
Datos del Producto
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Seleccionar todo | Atributo | Valor |
|---|---|---|
| Marca | Alliance Memory | |
| Tamaño de la memoria | 512MB | |
| Tipo de producto | SDRAM | |
| Organización | 32M x 16 | |
| Ancho del bus de datos | 16bit | |
| Número de bits por palabra | 16 | |
| Frecuencia del reloj máxima | 800MHz | |
| Tiempo de acceso aleatorio máximo | 20ns | |
| Tipo de montaje | Superficie | |
| Encapsulado | Bola FBGA-96 | |
| Número de pines | 96 | |
| Temperatura de Funcionamiento Mínima | -40°C | |
| Temperatura de funcionamiento máxima | 95°C | |
| Serie | AS4C32M16D3L | |
| Anchura | 8 mm | |
| Longitud | 13mm | |
| Altura | 1mm | |
| Certificaciones y estándares | RoHS, JEDEC | |
| Tensión de alimentación mínima | 1.283V | |
| Tensión de alimentación máxima | 1.35V | |
| Estándar de automoción | No | |
| Seleccionar todo | ||
|---|---|---|
Marca Alliance Memory | ||
Tamaño de la memoria 512MB | ||
Tipo de producto SDRAM | ||
Organización 32M x 16 | ||
Ancho del bus de datos 16bit | ||
Número de bits por palabra 16 | ||
Frecuencia del reloj máxima 800MHz | ||
Tiempo de acceso aleatorio máximo 20ns | ||
Tipo de montaje Superficie | ||
Encapsulado Bola FBGA-96 | ||
Número de pines 96 | ||
Temperatura de Funcionamiento Mínima -40°C | ||
Temperatura de funcionamiento máxima 95°C | ||
Serie AS4C32M16D3L | ||
Anchura 8 mm | ||
Longitud 13mm | ||
Altura 1mm | ||
Certificaciones y estándares RoHS, JEDEC | ||
Tensión de alimentación mínima 1.283V | ||
Tensión de alimentación máxima 1.35V | ||
Estándar de automoción No | ||
- COO (País de Origen):
- TW
Esta DRAM de Alliance Memory de 512 MB con doble velocidad de datos 3L (DDR3L) cuenta con una arquitectura de doble velocidad de datos para un funcionamiento de alta velocidad. El chip está diseñado para cumplir todas las características clave de la DRAM DDR3L y todas las entradas de control y dirección están sincronizadas con un par de relojes diferenciales suministrados externamente.
Nivelación de escritura
ZQ Calibración
ODT dinámico (Rtt_Nom & Rtt_WR)
Conforme a RoHS
Actualización automática y autorrenovación
Cumple la norma JEDEC
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