Micron SDRAM MT41K64M16TW-107 IT:J, 1 Gb, Montaje superficial, TFBGA 16 bit, 96 pines
- Código RS:
- 696-928
- Nº ref. fabric.:
- MT41K64M16TW-107 IT:J
- Fabricante:
- Micron
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- Código RS:
- 696-928
- Nº ref. fabric.:
- MT41K64M16TW-107 IT:J
- Fabricante:
- Micron
Especificaciones
Documentación Técnica
Legislación y Conformidad
Datos del Producto
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Seleccionar todo | Atributo | Valor |
|---|---|---|
| Tamaño de la memoria | 1Gb | |
| Tipo de producto | SDRAM | |
| Ancho del bus de datos | 16bit | |
| Número de bits por palabra | 16 | |
| Frecuencia del reloj máxima | 933MHZ | |
| Tipo de montaje | Montaje superficial | |
| Encapsulado | TFBGA | |
| Número de pines | 96 | |
| Temperatura de Funcionamiento Mínima | -40°C | |
| Temperatura de funcionamiento máxima | 95°C | |
| Anchura | 8mm | |
| Serie | MT41K | |
| Certificaciones y estándares | RoHS | |
| Longitud | 14mm | |
| Altura | 1.2mm | |
| Tensión de alimentación mínima | 1.283V | |
| Tensión de alimentación máxima | 1.45V | |
| Estándar de automoción | No | |
| Seleccionar todo | ||
|---|---|---|
Tamaño de la memoria 1Gb | ||
Tipo de producto SDRAM | ||
Ancho del bus de datos 16bit | ||
Número de bits por palabra 16 | ||
Frecuencia del reloj máxima 933MHZ | ||
Tipo de montaje Montaje superficial | ||
Encapsulado TFBGA | ||
Número de pines 96 | ||
Temperatura de Funcionamiento Mínima -40°C | ||
Temperatura de funcionamiento máxima 95°C | ||
Anchura 8mm | ||
Serie MT41K | ||
Certificaciones y estándares RoHS | ||
Longitud 14mm | ||
Altura 1.2mm | ||
Tensión de alimentación mínima 1.283V | ||
Tensión de alimentación máxima 1.45V | ||
Estándar de automoción No | ||
- COO (País de Origen):
- TW
La SDRAM DDR3 de Micron utiliza una arquitectura de doble velocidad de datos para lograr un funcionamiento de alta velocidad. La arquitectura de doble velocidad de datos es una arquitectura prefetch 8n con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en los contactos de E/S. Una única operación de lectura o escritura para la SDRAM DDR3 consiste en una única transferencia de datos de 8 n bits de ancho y cuatro ciclos de reloj en el núcleo de DRAM interno y ocho transferencias de datos de n bits de ancho y medio ciclo de reloj correspondientes en los contactos de E/S.
Temperatura de refrescamiento automático
Actualización automática
Registro multiusos
Conforme a RoHS