Alliance Memory SDRAM, 2 Gb, Superficie, FBGA 16 bit, 84 pines
- Código RS:
- 230-8410P
- Nº ref. fabric.:
- AS4C128M16D2A-25BCN
- Fabricante:
- Alliance Memory
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- Código RS:
- 230-8410P
- Nº ref. fabric.:
- AS4C128M16D2A-25BCN
- Fabricante:
- Alliance Memory
Especificaciones
Documentación Técnica
Legislación y Conformidad
Datos del Producto
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Seleccionar todo | Atributo | Valor |
|---|---|---|
| Tamaño de la memoria | 2Gb | |
| Tipo de producto | SDRAM | |
| Ancho del bus de datos | 16bit | |
| Número de líneas de bus | 13bit | |
| Frecuencia del reloj máxima | 400MHZ | |
| Número de bits por palabra | 16 | |
| Tiempo de acceso aleatorio máximo | 12.5ns | |
| Tipo de montaje | Superficie | |
| Encapsulado | FBGA | |
| Temperatura de Funcionamiento Mínima | 0°C | |
| Número de pines | 84 | |
| Temperatura de funcionamiento máxima | 85°C | |
| Certificaciones y estándares | RoHS | |
| Longitud | 8.1mm | |
| Altura | 1.2mm | |
| Serie | AS4C128M16D2A | |
| Estándar de automoción | No | |
| Tensión de alimentación máxima | 1.9V | |
| Tensión de alimentación mínima | 1.7V | |
| Seleccionar todo | ||
|---|---|---|
Tamaño de la memoria 2Gb | ||
Tipo de producto SDRAM | ||
Ancho del bus de datos 16bit | ||
Número de líneas de bus 13bit | ||
Frecuencia del reloj máxima 400MHZ | ||
Número de bits por palabra 16 | ||
Tiempo de acceso aleatorio máximo 12.5ns | ||
Tipo de montaje Superficie | ||
Encapsulado FBGA | ||
Temperatura de Funcionamiento Mínima 0°C | ||
Número de pines 84 | ||
Temperatura de funcionamiento máxima 85°C | ||
Certificaciones y estándares RoHS | ||
Longitud 8.1mm | ||
Altura 1.2mm | ||
Serie AS4C128M16D2A | ||
Estándar de automoción No | ||
Tensión de alimentación máxima 1.9V | ||
Tensión de alimentación mínima 1.7V | ||
El Alliance Memory 2Gb DDR2 es una memoria de acceso aleatorio dinámica síncrona (SDRAM) CMOS de doble velocidad de datos (DDR2) que contiene 2048 Mbits en una E/S de datos de 16 bits de ancho. Está configurado internamente como DRAM de 8 bancos, 8 bancos x 16MB direcciones x 16 E/S. El dispositivo está diseñado para cumplir con las características clave de DRAM DDR2, como CAS# publicado con latencia aditiva, latencia de escritura = latencia de lectura -1, ajuste de impedancia de controlador de chip (OCD) y terminación en matriz (ODT).
8 bancos internos para operaciones simultáneas
arquitectura de recuperación previa de 4 bits
Arquitectura de canalización interna
Precarga y desconexión activa
Registros de modo programable y modo extendido
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