Alliance Memory SDRAM, 1 Gb, Superficie, FBGA 16 bit, 84 pines
- Código RS:
- 230-8437P
- Nº ref. fabric.:
- AS4C64M16D2A-25BIN
- Fabricante:
- Alliance Memory
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- Código RS:
- 230-8437P
- Nº ref. fabric.:
- AS4C64M16D2A-25BIN
- Fabricante:
- Alliance Memory
Especificaciones
Documentación Técnica
Legislación y Conformidad
Datos del Producto
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Seleccionar todo | Atributo | Valor |
|---|---|---|
| Marca | Alliance Memory | |
| Tipo de producto | SDRAM | |
| Tamaño de la memoria | 1Gb | |
| Ancho del bus de datos | 16bit | |
| Número de líneas de bus | 13bit | |
| Frecuencia del reloj máxima | 400MHZ | |
| Número de bits por palabra | 16 | |
| Tiempo de acceso aleatorio máximo | 0.4ns | |
| Tipo de montaje | Superficie | |
| Encapsulado | FBGA | |
| Número de pines | 84 | |
| Temperatura de Funcionamiento Mínima | -40°C | |
| Temperatura de funcionamiento máxima | 95°C | |
| Longitud | 8.1mm | |
| Altura | 1.2mm | |
| Serie | AS4C64M16D2A | |
| Certificaciones y estándares | RoHS | |
| Estándar de automoción | No | |
| Tensión de alimentación máxima | 1.9V | |
| Tensión de alimentación mínima | 1.7V | |
| Seleccionar todo | ||
|---|---|---|
Marca Alliance Memory | ||
Tipo de producto SDRAM | ||
Tamaño de la memoria 1Gb | ||
Ancho del bus de datos 16bit | ||
Número de líneas de bus 13bit | ||
Frecuencia del reloj máxima 400MHZ | ||
Número de bits por palabra 16 | ||
Tiempo de acceso aleatorio máximo 0.4ns | ||
Tipo de montaje Superficie | ||
Encapsulado FBGA | ||
Número de pines 84 | ||
Temperatura de Funcionamiento Mínima -40°C | ||
Temperatura de funcionamiento máxima 95°C | ||
Longitud 8.1mm | ||
Altura 1.2mm | ||
Serie AS4C64M16D2A | ||
Certificaciones y estándares RoHS | ||
Estándar de automoción No | ||
Tensión de alimentación máxima 1.9V | ||
Tensión de alimentación mínima 1.7V | ||
El Alliance Memory AS4C64M16D2A es una memoria de acceso aleatorio dinámica síncrona (SDRAM) de doble velocidad de datos (DDR2) CMOS de alta velocidad que contiene 1024 Mbits en una E/S de datos de 16 bits de ancho. Está configurado internamente como DRAM de 8 bancos, 8 bancos x 8MB direcciones x 16 E/S. El dispositivo está diseñado para cumplir con las características clave de DRAM DDR2, como CAS# publicado con latencia aditiva, latencia de escritura = latencia de lectura -1, ajuste de impedancia de controlador de chip (OCD) y terminación en matriz (ODT).
Compatible con la especificación de fluctuación de reloj JEDEC
Funcionamiento completamente síncrono
Velocidad de reloj rápida: 400 MHz
Reloj diferencial, CK y CK#
Estroboscopio de datos diferencial/sencillo bidireccional DQS y DQS#
8 bancos internos para operaciones simultáneas
arquitectura de recuperación previa de 4 bits
Inte
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