Alliance Memory SDRAM, 128 MB, Superficie, TSOP 16 bit, 54 pines
- Código RS:
- 230-8442P
- Nº ref. fabric.:
- AS4C8M16SA-7TCN
- Fabricante:
- Alliance Memory
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- Código RS:
- 230-8442P
- Nº ref. fabric.:
- AS4C8M16SA-7TCN
- Fabricante:
- Alliance Memory
Especificaciones
Documentación Técnica
Legislación y Conformidad
Datos del Producto
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Seleccionar todo | Atributo | Valor |
|---|---|---|
| Marca | Alliance Memory | |
| Tamaño de la memoria | 128MB | |
| Tipo de producto | SDRAM | |
| Organización | 8M x 16 Bit | |
| Ancho del bus de datos | 16bit | |
| Número de líneas de bus | 12bit | |
| Número de bits por palabra | 16 | |
| Frecuencia del reloj máxima | 143MHz | |
| Tiempo de acceso aleatorio máximo | 5.4ns | |
| Número de palabras | 2M | |
| Tipo de montaje | Superficie | |
| Encapsulado | TSOP | |
| Número de pines | 54 | |
| Temperatura de Funcionamiento Mínima | 0°C | |
| Temperatura de funcionamiento máxima | 70°C | |
| Serie | AS4C8M16SA | |
| Altura | 1.2mm | |
| Longitud | 22.35mm | |
| Anchura | 8.1 mm | |
| Certificaciones y estándares | No | |
| Estándar de automoción | No | |
| Tensión de alimentación máxima | 3.6V | |
| Tensión de alimentación mínima | 3V | |
| Seleccionar todo | ||
|---|---|---|
Marca Alliance Memory | ||
Tamaño de la memoria 128MB | ||
Tipo de producto SDRAM | ||
Organización 8M x 16 Bit | ||
Ancho del bus de datos 16bit | ||
Número de líneas de bus 12bit | ||
Número de bits por palabra 16 | ||
Frecuencia del reloj máxima 143MHz | ||
Tiempo de acceso aleatorio máximo 5.4ns | ||
Número de palabras 2M | ||
Tipo de montaje Superficie | ||
Encapsulado TSOP | ||
Número de pines 54 | ||
Temperatura de Funcionamiento Mínima 0°C | ||
Temperatura de funcionamiento máxima 70°C | ||
Serie AS4C8M16SA | ||
Altura 1.2mm | ||
Longitud 22.35mm | ||
Anchura 8.1 mm | ||
Certificaciones y estándares No | ||
Estándar de automoción No | ||
Tensión de alimentación máxima 3.6V | ||
Tensión de alimentación mínima 3V | ||
La SDRAM Alliance Memory 128MB es una DRAM síncrona CMOS de alta velocidad que contiene 128 Mbits. Está configurado internamente como 4 bancos de 16 canal x 2M DRAM con una interfaz síncrona (todas las señales se registran en el borde positivo de la señal de reloj, CLK). Los accesos de lectura y escritura a la SDRAM están orientados a ráfagas; los accesos comienzan en una ubicación seleccionada y continúan durante un número programado de ubicaciones en una secuencia programada. Los accesos comienzan con el registro de un comando BankActivate, seguido por un comando Read o Write.
Actualización automática y actualización automática
4096 ciclos de actualización/64ms
Modo de desconexión CKE
Fuente de alimentación única de +3,3V 0,3V V.
Interfaz: LVTTL
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