Alliance Memory AEC-Q100 SDRAM AS4C256M8D3LC-12BANTR, 2 GB, Superficie, Bola FBGA-78 8 bit, 78 pines
- Código RS:
- 425-288
- Nº ref. fabric.:
- AS4C256M8D3LC-12BANTR
- Fabricante:
- Alliance Memory
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- Código RS:
- 425-288
- Nº ref. fabric.:
- AS4C256M8D3LC-12BANTR
- Fabricante:
- Alliance Memory
Especificaciones
Documentación Técnica
Legislación y Conformidad
Datos del Producto
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Seleccionar todo | Atributo | Valor |
|---|---|---|
| Marca | Alliance Memory | |
| Tamaño de la memoria | 2GB | |
| Tipo de producto | SDRAM | |
| Organización | 256M x 8 | |
| Ancho del bus de datos | 8bit | |
| Frecuencia del reloj máxima | 800MHz | |
| Número de bits por palabra | 8 | |
| Tiempo de acceso aleatorio máximo | 20ns | |
| Tipo de montaje | Superficie | |
| Encapsulado | Bola FBGA-78 | |
| Número de pines | 78 | |
| Temperatura de Funcionamiento Mínima | -40°C | |
| Temperatura de funcionamiento máxima | 105°C | |
| Longitud | 10.5mm | |
| Serie | AS4C256M8D3LC | |
| Anchura | 7.5 mm | |
| Certificaciones y estándares | JEDEC, RoHS | |
| Altura | 1mm | |
| Estándar de automoción | AEC-Q100 | |
| Tensión de alimentación mínima | 1.283V | |
| Tensión de alimentación máxima | 1.35V | |
| Seleccionar todo | ||
|---|---|---|
Marca Alliance Memory | ||
Tamaño de la memoria 2GB | ||
Tipo de producto SDRAM | ||
Organización 256M x 8 | ||
Ancho del bus de datos 8bit | ||
Frecuencia del reloj máxima 800MHz | ||
Número de bits por palabra 8 | ||
Tiempo de acceso aleatorio máximo 20ns | ||
Tipo de montaje Superficie | ||
Encapsulado Bola FBGA-78 | ||
Número de pines 78 | ||
Temperatura de Funcionamiento Mínima -40°C | ||
Temperatura de funcionamiento máxima 105°C | ||
Longitud 10.5mm | ||
Serie AS4C256M8D3LC | ||
Anchura 7.5 mm | ||
Certificaciones y estándares JEDEC, RoHS | ||
Altura 1mm | ||
Estándar de automoción AEC-Q100 | ||
Tensión de alimentación mínima 1.283V | ||
Tensión de alimentación máxima 1.35V | ||
- COO (País de Origen):
- TW
Esta DRAM de Alliance Memory de 2 GB con doble velocidad de datos 3 (DDR3L) cuenta con una arquitectura de doble velocidad de datos para un funcionamiento de alta velocidad. El chip está diseñado para cumplir todas las características clave de la DRAM DDR3L y todas las entradas de control y dirección están sincronizadas con un par de relojes diferenciales suministrados externamente.
Nivelación de escritura
ZQ Calibración
Conforme a RoHS
Actualización automática y autorrenovación
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