Intelligent Memory AEC-Q100 SDRAM IM1216SDBATG-6I, 128 MB, Superficie, FBGA 16 bit, 54 pines
- Código RS:
- 588-658
- Nº ref. fabric.:
- IM1216SDBATG-6I
- Fabricante:
- Intelligent Memory
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- 588-658
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- IM1216SDBATG-6I
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- Intelligent Memory
Especificaciones
Documentación Técnica
Legislación y Conformidad
Datos del Producto
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Seleccionar todo | Atributo | Valor |
|---|---|---|
| Tamaño de la memoria | 128MB | |
| Tipo de producto | SDRAM | |
| Ancho del bus de datos | 16bit | |
| Número de líneas de bus | 12bit | |
| Número de bits por palabra | 16 | |
| Frecuencia del reloj máxima | 200MHZ | |
| Tiempo de acceso aleatorio máximo | 5ns | |
| Número de palabras | 8388608 Words | |
| Tipo de montaje | Superficie | |
| Encapsulado | FBGA | |
| Temperatura de Funcionamiento Mínima | -40°C | |
| Número de pines | 54 | |
| Temperatura de funcionamiento máxima | 85°C | |
| Certificaciones y estándares | AEC-Q100, RoHS | |
| Longitud | 20mm | |
| Serie | IM1216SDBA | |
| Altura | 1.2mm | |
| Corriente de suministro | 75mA | |
| Tensión de alimentación máxima | 3.6V | |
| Estándar de automoción | AEC-Q100 | |
| Tensión de alimentación mínima | 3V | |
| Seleccionar todo | ||
|---|---|---|
Tamaño de la memoria 128MB | ||
Tipo de producto SDRAM | ||
Ancho del bus de datos 16bit | ||
Número de líneas de bus 12bit | ||
Número de bits por palabra 16 | ||
Frecuencia del reloj máxima 200MHZ | ||
Tiempo de acceso aleatorio máximo 5ns | ||
Número de palabras 8388608 Words | ||
Tipo de montaje Superficie | ||
Encapsulado FBGA | ||
Temperatura de Funcionamiento Mínima -40°C | ||
Número de pines 54 | ||
Temperatura de funcionamiento máxima 85°C | ||
Certificaciones y estándares AEC-Q100, RoHS | ||
Longitud 20mm | ||
Serie IM1216SDBA | ||
Altura 1.2mm | ||
Corriente de suministro 75mA | ||
Tensión de alimentación máxima 3.6V | ||
Estándar de automoción AEC-Q100 | ||
Tensión de alimentación mínima 3V | ||
- COO (País de Origen):
- TW
La DRAM síncrona de cuatro bancos organizada como 4 bancos x 2Mbit x 16 consigue tasas de transferencia de datos de alta velocidad de hasta 200 MHz, empleando una arquitectura de chip que preconfigura múltiples bits y luego sincroniza los datos de salida con un reloj del sistema.
Lectura múltiple en ráfaga con una sola operación de escritura
Mando de precarga automático y controlado
Modo de apagado
Actualización automática y autorrenovación
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