Alliance Memory SDRAM, 64 MB, Superficie, FBGA 16 bit, 54 pines
- Código RS:
- 230-8431
- Nº ref. fabric.:
- AS4C4M16SA-7BCN
- Fabricante:
- Alliance Memory
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Unidad(es) | Por unidad | Por Bandeja* |
|---|---|---|
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- Código RS:
- 230-8431
- Nº ref. fabric.:
- AS4C4M16SA-7BCN
- Fabricante:
- Alliance Memory
Especificaciones
Documentación Técnica
Legislación y Conformidad
Datos del Producto
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Seleccionar todo | Atributo | Valor |
|---|---|---|
| Tipo de producto | SDRAM | |
| Tamaño de la memoria | 64MB | |
| Ancho del bus de datos | 16bit | |
| Número de líneas de bus | 12bit | |
| Número de bits por palabra | 16 | |
| Frecuencia del reloj máxima | 166MHZ | |
| Tiempo de acceso aleatorio máximo | 5.4ns | |
| Número de palabras | 1M | |
| Tipo de montaje | Superficie | |
| Encapsulado | FBGA | |
| Temperatura de Funcionamiento Mínima | 0°C | |
| Número de pines | 54 | |
| Temperatura de funcionamiento máxima | 70°C | |
| Altura | 1.2mm | |
| Serie | AS4C4M16SA-C&I | |
| Certificaciones y estándares | No | |
| Longitud | 8mm | |
| Estándar de automoción | No | |
| Tensión de alimentación máxima | 3.6V | |
| Tensión de alimentación mínima | 3V | |
| Seleccionar todo | ||
|---|---|---|
Tipo de producto SDRAM | ||
Tamaño de la memoria 64MB | ||
Ancho del bus de datos 16bit | ||
Número de líneas de bus 12bit | ||
Número de bits por palabra 16 | ||
Frecuencia del reloj máxima 166MHZ | ||
Tiempo de acceso aleatorio máximo 5.4ns | ||
Número de palabras 1M | ||
Tipo de montaje Superficie | ||
Encapsulado FBGA | ||
Temperatura de Funcionamiento Mínima 0°C | ||
Número de pines 54 | ||
Temperatura de funcionamiento máxima 70°C | ||
Altura 1.2mm | ||
Serie AS4C4M16SA-C&I | ||
Certificaciones y estándares No | ||
Longitud 8mm | ||
Estándar de automoción No | ||
Tensión de alimentación máxima 3.6V | ||
Tensión de alimentación mínima 3V | ||
La SDRAM Alliance Memory 64MB es una DRAM síncrona CMOS de alta velocidad que contiene 64 Mbits. Está configurado internamente como 4 bancos de 16 canal x 1M DRAM con una interfaz síncrona (todas las señales se registran en el borde positivo de la señal de reloj, CLK). Los accesos de lectura y escritura a la SDRAM están orientados a ráfagas; los accesos comienzan en una ubicación seleccionada y continúan durante un número programado de ubicaciones en una secuencia programada. Los accesos comienzan con el registro de un comando Bank Activate, seguido por un comando Read o Write.
Tiempo de acceso rápido desde el reloj: 4,5/5,4/5,4 ns
Velocidad de reloj rápida: 200/166/143 MHz
Funcionamiento completamente síncrono
Arquitectura interna de canalización
1m canales x 16 bits x 4 bancos
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