Micron SDRAM MT41K256M16TW-107 IT:P, 4 Gb, Montaje superficial, FBGA 16 bit, 96 pines
- Código RS:
- 696-909
- Nº ref. fabric.:
- MT41K256M16TW-107 IT:P
- Fabricante:
- Micron
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- Código RS:
- 696-909
- Nº ref. fabric.:
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- Micron
Especificaciones
Documentación Técnica
Legislación y Conformidad
Datos del Producto
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Seleccionar todo | Atributo | Valor |
|---|---|---|
| Tipo de producto | SDRAM | |
| Tamaño de la memoria | 4Gb | |
| Ancho del bus de datos | 16bit | |
| Número de líneas de bus | 15bit | |
| Frecuencia del reloj máxima | 933MHZ | |
| Número de bits por palabra | 16 | |
| Tiempo de acceso aleatorio máximo | 13.91ns | |
| Número de palabras | 256 Meg | |
| Tipo de montaje | Montaje superficial | |
| Encapsulado | FBGA | |
| Temperatura de Funcionamiento Mínima | -40°C | |
| Número de pines | 96 | |
| Temperatura de funcionamiento máxima | 95°C | |
| Altura | 1.2mm | |
| Serie | MT41K | |
| Anchura | 8mm | |
| Certificaciones y estándares | RoHS | |
| Longitud | 14mm | |
| Tensión de alimentación mínima | 1.283V | |
| Tensión de alimentación máxima | 1.45V | |
| Corriente de suministro | 46mA | |
| Estándar de automoción | No | |
| Seleccionar todo | ||
|---|---|---|
Tipo de producto SDRAM | ||
Tamaño de la memoria 4Gb | ||
Ancho del bus de datos 16bit | ||
Número de líneas de bus 15bit | ||
Frecuencia del reloj máxima 933MHZ | ||
Número de bits por palabra 16 | ||
Tiempo de acceso aleatorio máximo 13.91ns | ||
Número de palabras 256 Meg | ||
Tipo de montaje Montaje superficial | ||
Encapsulado FBGA | ||
Temperatura de Funcionamiento Mínima -40°C | ||
Número de pines 96 | ||
Temperatura de funcionamiento máxima 95°C | ||
Altura 1.2mm | ||
Serie MT41K | ||
Anchura 8mm | ||
Certificaciones y estándares RoHS | ||
Longitud 14mm | ||
Tensión de alimentación mínima 1.283V | ||
Tensión de alimentación máxima 1.45V | ||
Corriente de suministro 46mA | ||
Estándar de automoción No | ||
- COO (País de Origen):
- TW
La SDRAM DDR3 de Micron utiliza una arquitectura de doble velocidad de datos para lograr un funcionamiento de alta velocidad. La arquitectura de doble velocidad de datos es una arquitectura prefetch 8n con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en los contactos de E/S. Una única operación de lectura o escritura para la SDRAM DDR3 consiste en una única transferencia de datos de 8 n bits de ancho y cuatro ciclos de reloj en el núcleo de DRAM interno y ocho transferencias de datos de n bits de un ciclo de medio reloj correspondientes en los contactos de E/S.
Temperatura de refrescamiento automático
Actualización automática
Registro multiusos
Conforme a RoHS