Winbond SDRAM DDR2 W9712G6KB25I, 128 MB, Superficie, TFBGA 16 bit, 84 pines
- Código RS:
- 188-2730
- Nº ref. fabric.:
- W9712G6KB25I
- Fabricante:
- Winbond
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*precio indicativo
- Código RS:
- 188-2730
- Nº ref. fabric.:
- W9712G6KB25I
- Fabricante:
- Winbond
Especificaciones
Documentación Técnica
Legislación y Conformidad
Datos del Producto
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Seleccionar todo | Atributo | Valor |
|---|---|---|
| Marca | Winbond | |
| Tamaño de la memoria | 128MB | |
| Tipo de producto | SDRAM DDR2 | |
| Organización | 16M x 8 Bit | |
| Ancho del bus de datos | 16bit | |
| Número de líneas de bus | 15bit | |
| Número de bits por palabra | 8 | |
| Tiempo de acceso aleatorio máximo | 0.4ns | |
| Número de palabras | 16M | |
| Tipo de montaje | Superficie | |
| Encapsulado | TFBGA | |
| Número de pines | 84 | |
| Temperatura de Funcionamiento Mínima | -40°C | |
| Temperatura de funcionamiento máxima | 95°C | |
| Serie | W9712G6KB | |
| Altura | 0.8mm | |
| Longitud | 12.6mm | |
| Certificaciones y estándares | RoHS | |
| Anchura | 8.1 mm | |
| Tensión de alimentación mínima | 1.7V | |
| Corriente de suministro | 135mA | |
| Tensión de alimentación máxima | 1.9V | |
| Estándar de automoción | No | |
| Seleccionar todo | ||
|---|---|---|
Marca Winbond | ||
Tamaño de la memoria 128MB | ||
Tipo de producto SDRAM DDR2 | ||
Organización 16M x 8 Bit | ||
Ancho del bus de datos 16bit | ||
Número de líneas de bus 15bit | ||
Número de bits por palabra 8 | ||
Tiempo de acceso aleatorio máximo 0.4ns | ||
Número de palabras 16M | ||
Tipo de montaje Superficie | ||
Encapsulado TFBGA | ||
Número de pines 84 | ||
Temperatura de Funcionamiento Mínima -40°C | ||
Temperatura de funcionamiento máxima 95°C | ||
Serie W9712G6KB | ||
Altura 0.8mm | ||
Longitud 12.6mm | ||
Certificaciones y estándares RoHS | ||
Anchura 8.1 mm | ||
Tensión de alimentación mínima 1.7V | ||
Corriente de suministro 135mA | ||
Tensión de alimentación máxima 1.9V | ||
Estándar de automoción No | ||
The W9712G6KB is a 128M bits DDR2 SDRAM and speed involving -25, 25I and -3.
Double Data Rate architecture: two data transfers per clock cycle
CAS Latency: 3, 4, 5 and 6
Burst Length: 4 and 8
Bi-directional, differential data strobes (DQS and /DQS ) are transmitted / received with data
Edge-aligned with Read data and center-aligned with Write data
DLL aligns DQ and DQS transitions with clock
Differential clock inputs (CLK and /CLK)
Data masks (DM) for write data
Commands entered on each positive CLK edge, data and data mask are referenced to both edges of /DQS
Posted /CAS programmable additive latency supported to make command and data bus efficiency
Read Latency = Additive Latency plus CAS Latency (RL = AL + CL)
Off-Chip-Driver impedance adjustment (OCD) and On-Die-Termination (ODT) for better signal quality
Auto-precharge operation for read and write bursts
Auto Refresh and Self Refresh modes
Precharged Power Down and Active Power Down
Write Data Mask
Write Latency = Read Latency - 1 (WL = RL - 1)
Interface: SSTL_18
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