SDRAM AS4C8M16SA-7TCNTR, 128Mbit, 166MHZ, Montaje superficial, TSOP, 54 pines DDR
- Código RS:
- 230-8443
- Nº ref. fabric.:
- AS4C8M16SA-7TCNTR
- Fabricante:
- Alliance Memory
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- Código RS:
- 230-8443
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- AS4C8M16SA-7TCNTR
- Fabricante:
- Alliance Memory
Especificaciones
Documentación Técnica
Legislación y Conformidad
Datos del Producto
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Seleccionar todo | Atributo | Valor |
|---|---|---|
| Marca | Alliance Memory | |
| Tamaño de la Memoria | 128Mbit | |
| Clase SDRAM | DDR | |
| Organización | 8M x 16 | |
| Transmisión de Datos | 166MHZ | |
| Ancho del Bus de Datos | 16bit | |
| Ancho del Bus de Direcciones | 121bit | |
| Número de Bits de Palabra | 16bit | |
| Tiempo de Acceso Aleatorio Máximo | 5.4ns | |
| Número de Palabras | 8 M | |
| Tipo de Montaje | Montaje superficial | |
| Tipo de Encapsulado | TSOP | |
| Conteo de Pines | 54 | |
| Dimensiones | 22.35 x 10.29 x 1.2mm | |
| Altura | 1.2mm | |
| Longitud | 22.35mm | |
| Tensión de Alimentación Máxima de Funcionamiento | 3,6 V | |
| Temperatura de Funcionamiento Mínima | 0 °C | |
| Temperatura Máxima de Funcionamiento | +70 °C | |
| Tensión de Alimentación de Funcionamiento Mínima | 3 V | |
| Ancho | 10.29mm | |
| Seleccionar todo | ||
|---|---|---|
Marca Alliance Memory | ||
Tamaño de la Memoria 128Mbit | ||
Clase SDRAM DDR | ||
Organización 8M x 16 | ||
Transmisión de Datos 166MHZ | ||
Ancho del Bus de Datos 16bit | ||
Ancho del Bus de Direcciones 121bit | ||
Número de Bits de Palabra 16bit | ||
Tiempo de Acceso Aleatorio Máximo 5.4ns | ||
Número de Palabras 8 M | ||
Tipo de Montaje Montaje superficial | ||
Tipo de Encapsulado TSOP | ||
Conteo de Pines 54 | ||
Dimensiones 22.35 x 10.29 x 1.2mm | ||
Altura 1.2mm | ||
Longitud 22.35mm | ||
Tensión de Alimentación Máxima de Funcionamiento 3,6 V | ||
Temperatura de Funcionamiento Mínima 0 °C | ||
Temperatura Máxima de Funcionamiento +70 °C | ||
Tensión de Alimentación de Funcionamiento Mínima 3 V | ||
Ancho 10.29mm | ||
La SDRAM Alliance Memory 128MB es una DRAM síncrona CMOS de alta velocidad que contiene 128 Mbits. Está configurado internamente como 4 bancos de 16 canal x 2M DRAM con una interfaz síncrona (todas las señales se registran en el borde positivo de la señal de reloj, CLK). Los accesos de lectura y escritura a la SDRAM están orientados a ráfagas
los accesos comienzan en una ubicación seleccionada y continúan durante un número programado de ubicaciones en una secuencia programada. Los accesos comienzan con el registro de un comando BankActivate, seguido por un comando Read o Write.
Actualización automática y actualización automática
4096 ciclos de actualización/64ms
Modo de desconexión CKE
Fuente de alimentación única de +3,3V 0,3V V.
Interfaz: LVTTL
4096 ciclos de actualización/64ms
Modo de desconexión CKE
Fuente de alimentación única de +3,3V 0,3V V.
Interfaz: LVTTL
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