Infineon AEC-Q100 Grados 2 y 3 SDRAM S27KL0642DPBHI020, 64 MB, Superficie, Bola FBGA-24 8 bit, 24 pines
- Código RS:
- 273-7512
- Nº ref. fabric.:
- S27KL0642DPBHI020
- Fabricante:
- Infineon
No disponible actualmente
Desconocemos si volveremos a disponer de este artículo. RS tiene previsto retirarlo próximamente de nuestra gama de productos.
- Código RS:
- 273-7512
- Nº ref. fabric.:
- S27KL0642DPBHI020
- Fabricante:
- Infineon
Especificaciones
Documentación Técnica
Legislación y Conformidad
Datos del Producto
Encuentra productos similares seleccionando uno o varios atributos.
Seleccionar todo | Atributo | Valor |
|---|---|---|
| Marca | Infineon | |
| Tamaño de la memoria | 64MB | |
| Tipo de producto | SDRAM | |
| Ancho del bus de datos | 8bit | |
| Número de bits por palabra | 16 | |
| Frecuencia del reloj máxima | 200MHZ | |
| Tipo de montaje | Superficie | |
| Encapsulado | Bola FBGA-24 | |
| Temperatura de Funcionamiento Mínima | -40°C | |
| Número de pines | 24 | |
| Temperatura de funcionamiento máxima | 105°C | |
| Serie | S27K | |
| Certificaciones y estándares | No | |
| Anchura | 8mm | |
| Altura | 1mm | |
| Longitud | 6mm | |
| Corriente de suministro | 360μA | |
| Tensión de alimentación mínima | 1.8V | |
| Tensión de alimentación máxima | 3.6V | |
| Estándar de automoción | AEC-Q100 Grados 2 y 3 | |
| Seleccionar todo | ||
|---|---|---|
Marca Infineon | ||
Tamaño de la memoria 64MB | ||
Tipo de producto SDRAM | ||
Ancho del bus de datos 8bit | ||
Número de bits por palabra 16 | ||
Frecuencia del reloj máxima 200MHZ | ||
Tipo de montaje Superficie | ||
Encapsulado Bola FBGA-24 | ||
Temperatura de Funcionamiento Mínima -40°C | ||
Número de pines 24 | ||
Temperatura de funcionamiento máxima 105°C | ||
Serie S27K | ||
Certificaciones y estándares No | ||
Anchura 8mm | ||
Altura 1mm | ||
Longitud 6mm | ||
Corriente de suministro 360μA | ||
Tensión de alimentación mínima 1.8V | ||
Tensión de alimentación máxima 3.6V | ||
Estándar de automoción AEC-Q100 Grados 2 y 3 | ||
La DRAM de Infineon es una DRAM de actualización automática CMOS de alta velocidad con interfaz HYPERBUS. La matriz de la DRAM utiliza celdas dinámicas que requieren una actualización periódica. La lógica de control de actualización dentro del dispositivo gestiona las operaciones de actualización en la matriz DRAM cuando la memoria no se está leyendo o escribiendo activamente por la interfaz maestra HYPERBUS. Puesto que el host no es necesario para gestionar ninguna operación de actualización, la matriz de la DRAM es para el host como una memoria que usa celdas estáticas que retienen los datos sin actualización. Por lo tanto, la memoria se describe con mayor precisión como Pseudo RAM estática.
Velocidad de reloj máxima de 200 MHz
Caudal de datos de hasta 400 MBps
Estroboscopio de datos de lectura y escritura bidireccional
AEC Q100 de automoción grado 2 y 3
Estroboscopio de lectura de alineación central DDR opcional
La DDR transfiere datos en ambos bordes del reloj
Enlaces relacionados
- Infineon AEC-Q100 Grados 2 y 3 SDRAM Superficie 24 pines
- Infineon Memoria DDR SDRAM Superficie 24 pines
- Infineon Memoria DDR SDRAM S27KS0643GABHV020 Superficie 24 pines
- Intelligent Memory AEC-Q100 SDRAM IM6432SDBATG-6I Superficie 90 pines
- Intelligent Memory AEC-Q100 SDRAM IM6432SDBABG-6I Superficie 90 pines
- Intelligent Memory AEC-Q100 Grado 1 SDRAM IME2532SDBETG-6I Superficie 90 pines
- Alliance Memory SDRAM Superficie 54 pines
- Intelligent Memory SDRAM IM6416SDBATG-6I Superficie 54 pines