Infineon AEC-Q100 Grados 2 y 3 SDRAM, 64 MB, Superficie, Bola FBGA-24 8 bit, 24 pines
- Código RS:
- 273-7513
- Nº ref. fabric.:
- S27KL0642DPBHI020
- Fabricante:
- Infineon
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*precio indicativo
- Código RS:
- 273-7513
- Nº ref. fabric.:
- S27KL0642DPBHI020
- Fabricante:
- Infineon
Especificaciones
Documentación Técnica
Legislación y Conformidad
Datos del Producto
Encuentra productos similares seleccionando uno o varios atributos.
Seleccionar todo | Atributo | Valor |
|---|---|---|
| Marca | Infineon | |
| Tipo de producto | SDRAM | |
| Tamaño de la memoria | 64MB | |
| Ancho del bus de datos | 8bit | |
| Número de bits por palabra | 16 | |
| Frecuencia del reloj máxima | 200MHZ | |
| Tipo de montaje | Superficie | |
| Encapsulado | Bola FBGA-24 | |
| Número de pines | 24 | |
| Temperatura de Funcionamiento Mínima | -40°C | |
| Temperatura de funcionamiento máxima | 105°C | |
| Certificaciones y estándares | No | |
| Serie | S27K | |
| Longitud | 6mm | |
| Altura | 1mm | |
| Estándar de automoción | AEC-Q100 Grados 2 y 3 | |
| Tensión de alimentación mínima | 1.8V | |
| Corriente de suministro | 360μA | |
| Tensión de alimentación máxima | 3.6V | |
| Seleccionar todo | ||
|---|---|---|
Marca Infineon | ||
Tipo de producto SDRAM | ||
Tamaño de la memoria 64MB | ||
Ancho del bus de datos 8bit | ||
Número de bits por palabra 16 | ||
Frecuencia del reloj máxima 200MHZ | ||
Tipo de montaje Superficie | ||
Encapsulado Bola FBGA-24 | ||
Número de pines 24 | ||
Temperatura de Funcionamiento Mínima -40°C | ||
Temperatura de funcionamiento máxima 105°C | ||
Certificaciones y estándares No | ||
Serie S27K | ||
Longitud 6mm | ||
Altura 1mm | ||
Estándar de automoción AEC-Q100 Grados 2 y 3 | ||
Tensión de alimentación mínima 1.8V | ||
Corriente de suministro 360μA | ||
Tensión de alimentación máxima 3.6V | ||
La DRAM de Infineon es una DRAM de actualización automática CMOS de alta velocidad con interfaz HYPERBUS. La matriz de la DRAM utiliza celdas dinámicas que requieren una actualización periódica. La lógica de control de actualización dentro del dispositivo gestiona las operaciones de actualización en la matriz DRAM cuando la memoria no se está leyendo o escribiendo activamente por la interfaz maestra HYPERBUS. Puesto que el host no es necesario para gestionar ninguna operación de actualización, la matriz de la DRAM es para el host como una memoria que usa celdas estáticas que retienen los datos sin actualización. Por lo tanto, la memoria se describe con mayor precisión como Pseudo RAM estática.
Velocidad de reloj máxima de 200 MHz
Caudal de datos de hasta 400 MBps
Estroboscopio de datos de lectura y escritura bidireccional
AEC Q100 de automoción grado 2 y 3
Estroboscopio de lectura de alineación central DDR opcional
La DDR transfiere datos en ambos bordes del reloj
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