Infineon AEC-Q100 Grados 2 y 3 SDRAM, 64 MB, Superficie, Bola FBGA-24 8 bit, 24 pines
- Código RS:
- 273-7513
- Nº ref. fabric.:
- S27KL0642DPBHI020
- Fabricante:
- Infineon
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Unidad(es) | Por unidad |
|---|---|
| 1 - 9 | 3,17 € |
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| 25 - 49 | 2,46 € |
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*precio indicativo
- Código RS:
- 273-7513
- Nº ref. fabric.:
- S27KL0642DPBHI020
- Fabricante:
- Infineon
Especificaciones
Documentación Técnica
Legislación y Conformidad
Datos del Producto
Encuentra productos similares seleccionando uno o varios atributos.
Seleccionar todo | Atributo | Valor |
|---|---|---|
| Marca | Infineon | |
| Tamaño de la memoria | 64MB | |
| Tipo de producto | SDRAM | |
| Ancho del bus de datos | 8bit | |
| Frecuencia del reloj máxima | 200MHz | |
| Número de bits por palabra | 16 | |
| Tipo de montaje | Superficie | |
| Encapsulado | Bola FBGA-24 | |
| Temperatura de Funcionamiento Mínima | -40°C | |
| Número de pines | 24 | |
| Temperatura de funcionamiento máxima | 105°C | |
| Serie | S27K | |
| Certificaciones y estándares | No | |
| Anchura | 8 mm | |
| Longitud | 6mm | |
| Altura | 1mm | |
| Estándar de automoción | AEC-Q100 Grados 2 y 3 | |
| Tensión de alimentación máxima | 3.6V | |
| Corriente de suministro | 360μA | |
| Tensión de alimentación mínima | 1.8V | |
| Seleccionar todo | ||
|---|---|---|
Marca Infineon | ||
Tamaño de la memoria 64MB | ||
Tipo de producto SDRAM | ||
Ancho del bus de datos 8bit | ||
Frecuencia del reloj máxima 200MHz | ||
Número de bits por palabra 16 | ||
Tipo de montaje Superficie | ||
Encapsulado Bola FBGA-24 | ||
Temperatura de Funcionamiento Mínima -40°C | ||
Número de pines 24 | ||
Temperatura de funcionamiento máxima 105°C | ||
Serie S27K | ||
Certificaciones y estándares No | ||
Anchura 8 mm | ||
Longitud 6mm | ||
Altura 1mm | ||
Estándar de automoción AEC-Q100 Grados 2 y 3 | ||
Tensión de alimentación máxima 3.6V | ||
Corriente de suministro 360μA | ||
Tensión de alimentación mínima 1.8V | ||
La DRAM de Infineon es una DRAM de actualización automática CMOS de alta velocidad con interfaz HYPERBUS. La matriz de la DRAM utiliza celdas dinámicas que requieren una actualización periódica. La lógica de control de actualización dentro del dispositivo gestiona las operaciones de actualización en la matriz DRAM cuando la memoria no se está leyendo o escribiendo activamente por la interfaz maestra HYPERBUS. Puesto que el host no es necesario para gestionar ninguna operación de actualización, la matriz de la DRAM es para el host como una memoria que usa celdas estáticas que retienen los datos sin actualización. Por lo tanto, la memoria se describe con mayor precisión como Pseudo RAM estática.
Velocidad de reloj máxima de 200 MHz
Caudal de datos de hasta 400 MBps
Estroboscopio de datos de lectura y escritura bidireccional
AEC Q100 de automoción grado 2 y 3
Estroboscopio de lectura de alineación central DDR opcional
La DDR transfiere datos en ambos bordes del reloj
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